近在做DDR3的邏輯開發(fā),。由于需要測試電路板上的DDR3是不是正確，需要先用MIG核生成的 example design 來測試一下,。但是 example design是需要修改一下的,。
（1）將example design 中的 系統(tǒng)時鐘sys_clk 和iodelay 參考時鐘clk_ref 注釋掉，引入板上125MHz差分時鐘 clk_125M_p （clk_125M_n）,。
（2）125MHz板上時鐘 clk_250M_p（clk_250M_n）經(jīng)過 PLL產(chǎn)生出500MHz的sys_clk時鐘和300MHz的iodelay 參考時鐘,。
（3）將系統(tǒng)復位 sys_rst 注釋掉，引入系統(tǒng)復位 sys_rst_n;sys_rst_n為低電平復位,，而DDR3 example design 中的sys_rst為高電平復位,。因此 sys_rst_n需要取反。
（4）修改UCF中的相應管腳約束,。
按照上述步驟修改之后,，在“translate”時出現(xiàn)錯誤。如下圖：
大概意思是說sys_clk 上有兩個BUFG串聯(lián)，clk_ref上也有兩個BUFG串聯(lián),。于是查找程序發(fā)現(xiàn)程序如下：
Sys_clk經(jīng)過clk_ibuf 模塊之后產(chǎn)生出mmcm_clk,。Clk_ibuf中的相關程序代碼如下：
發(fā)現(xiàn)sys_clk時鐘信號經(jīng)過IBUFG，因此在top文件中作如下修改：
接下來查找clk_ref的問題,，在top文件中與clk_ref相關的模塊如下：
Clk_ref進入了iodelay_ctrl模塊,。Iodelay_ctrl模塊中的相關內容如下：
Clk_ref時鐘信號也經(jīng)過了一個IBUFG，因此做如下修改：
另外,，由clk_125M_p產(chǎn)生sys_clk和clk_ref的程序如下：
修改后編譯順利通過,。
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