一,、 主要功能

中子測(cè)試項(xiàng)目邏輯設(shè)計(jì)概述如下：

（1） FPGA檢測(cè)（根據(jù)上位機(jī)的“開(kāi)始檢測(cè)”指令（通過(guò)串口傳送））外部輸入的隨機(jī)序列,，隨機(jī)序列的低電平短時(shí)間為10ns。

（2） FPGA通過(guò)串口與計(jì)算機(jī)通訊。當(dāng)接到計(jì)算機(jī)的“開(kāi)始檢測(cè)”指令之后,，開(kāi)始檢測(cè)輸入的隨機(jī)序列，并將檢測(cè)結(jié)果以直方圖統(tǒng)計(jì)數(shù)據(jù)（見(jiàn)備注）的方式通過(guò)串口傳送給計(jì)算機(jī),。

（3） （在接到計(jì)算機(jī)的“開(kāi)始檢測(cè)”指令后）當(dāng)隨機(jī)輸入序列的上升沿到來(lái)時(shí),，FPGA要給出在以該上升沿的時(shí)間為時(shí)間節(jié)拍的256us時(shí)間窗內(nèi)隨機(jī)輸入序列的上升沿個(gè)數(shù)。

（4） （在接到計(jì)算機(jī)的“開(kāi)始檢測(cè)”指令后）以隨機(jī)輸入序列的上升沿延時(shí)1ms處為時(shí)間點(diǎn),，FPGA給出在該時(shí)間點(diǎn)的256us時(shí)間窗隨機(jī)輸入序列的上升沿個(gè)數(shù),。

（5） 對(duì)兩組檢測(cè)結(jié)果（隨機(jī)輸入序列的上升沿和隨機(jī)輸入序列上升沿之后的1ms延時(shí)）進(jìn)行統(tǒng)計(jì)，統(tǒng)計(jì)出某個(gè)檢測(cè)結(jié)果（256us時(shí)間內(nèi)的隨機(jī)序列的上升沿個(gè)數(shù)）的次數(shù),。

（6） 當(dāng)上位機(jī)發(fā)送“停止檢測(cè)”指令或是要求發(fā)送統(tǒng)計(jì)結(jié)果時(shí),，FPGA見(jiàn)統(tǒng)計(jì)結(jié)果通過(guò)串口發(fā)送到計(jì)算機(jī)。

備注：

關(guān)于檢測(cè)結(jié)果統(tǒng)計(jì)數(shù)據(jù)的解釋：

FPGA對(duì)輸入隨機(jī)序列的檢測(cè)結(jié)果為序列上升沿256us時(shí)間窗內(nèi)序列的上升沿個(gè)數(shù),，為一個(gè)數(shù)值,。結(jié)果的數(shù)據(jù)統(tǒng)計(jì)就是統(tǒng)計(jì)同一技術(shù)結(jié)果出現(xiàn)的次數(shù)。（入檢測(cè)結(jié)果分別為3,3,2,2,1,1則統(tǒng)計(jì)結(jié)果為：出現(xiàn)1的次數(shù)為2,，出現(xiàn)2的次數(shù)為2,，出現(xiàn)3的次數(shù)為2）。

二,、 方案概述

邏輯部分方案框圖如圖1所示,。

邏輯部分主要由上升沿檢測(cè)邏輯、上升沿計(jì)數(shù)邏輯,、PC指令解析邏輯,、系統(tǒng)運(yùn)行邏輯（統(tǒng)計(jì)計(jì)數(shù)邏輯、數(shù)據(jù)傳送邏輯,、控制邏輯邏輯）,、AD采集部分邏輯五部分組成。隨機(jī)序列經(jīng)過(guò)上升沿檢測(cè)邏輯,，輸出脈沖信號(hào),。每有一個(gè)上升沿輸入，上升沿檢測(cè)邏輯就輸出一個(gè)脈沖信號(hào),。上升沿檢測(cè)邏輯輸出的脈沖信號(hào)經(jīng)過(guò)上升沿計(jì)數(shù)邏輯對(duì)上升沿計(jì)數(shù),，計(jì)數(shù)結(jié)果為當(dāng)前時(shí)刻256us時(shí)間窗內(nèi)上升沿個(gè)數(shù)。PC指令解析邏輯對(duì)PC機(jī)的串口指令進(jìn)行解析,，將解析的指令送到控制邏輯,，控制邏輯控制統(tǒng)計(jì)計(jì)數(shù)和數(shù)據(jù)傳送,。當(dāng)解析出開(kāi)始檢測(cè)指令時(shí)，控制邏輯根據(jù)兩個(gè)檢測(cè)點(diǎn)時(shí)刻（一個(gè)檢測(cè)點(diǎn)為隨機(jī)輸入序列的上升沿,，另一個(gè)檢測(cè)點(diǎn)為上升沿延時(shí)1ms）使能鎖存器對(duì)上升沿計(jì)數(shù)器的計(jì)數(shù)結(jié)果進(jìn)行鎖存,，并以該計(jì)數(shù)值為地址將對(duì)應(yīng)的統(tǒng)計(jì)計(jì)數(shù)器加1。當(dāng)解析停止檢測(cè)指令時(shí)控制邏輯禁能鎖存器和統(tǒng)計(jì)計(jì)數(shù)器,。當(dāng)解析清除指令時(shí),，控制邏輯將統(tǒng)計(jì)計(jì)數(shù)器清零。當(dāng)解析傳送數(shù)據(jù)指令時(shí),，控制邏輯將兩統(tǒng)計(jì)計(jì)數(shù)器的值分別傳送,，通過(guò)多路選擇器分別鎖存統(tǒng)計(jì)計(jì)數(shù)器結(jié)果，然后啟動(dòng)串口發(fā)送邏輯發(fā)送鎖存器中的數(shù)值,。

后續(xù)將對(duì)上升沿計(jì)數(shù)邏輯,、控制邏輯進(jìn)行概述。

圖1邏輯部分方案框圖

三,、 脈沖計(jì)數(shù)邏輯

圖2脈沖檢測(cè)計(jì)數(shù)邏輯

  上升沿計(jì)數(shù)邏輯主要由14bit計(jì)數(shù)器和脈沖時(shí)間節(jié)拍計(jì)數(shù)器組成,。CLK250M為系統(tǒng)時(shí)鐘（250Mhz/4ns），Rstn為系統(tǒng)復(fù)位信號(hào),，低電平有效,。DI信號(hào)為上升沿檢測(cè)到的脈沖信號(hào),。輸入信號(hào)每有一個(gè)上升沿脈沖,，就輸出一個(gè)脈沖信號(hào)，脈沖信號(hào)的脈寬為一個(gè)系統(tǒng)時(shí)鐘周期,。DI信號(hào)同時(shí)輸入到14bit計(jì)數(shù)器和時(shí)間節(jié)拍計(jì)數(shù)器記錄此時(shí)刻,。14bit計(jì)數(shù)器和時(shí)間節(jié)拍計(jì)數(shù)器在系統(tǒng)復(fù)位時(shí)初始化為0。計(jì)數(shù)器根據(jù)時(shí)間節(jié)拍計(jì)數(shù)器小值與當(dāng)前時(shí)間節(jié)拍差值與時(shí)間窗比較來(lái)決定計(jì)數(shù)器是加1,、減1,、保持原值不變。計(jì)數(shù)器操作情況如下：

當(dāng)CLK_D_value<=CLK_Window時(shí)計(jì)數(shù)器保持原值不變,。

當(dāng)Pulse=1時(shí),，計(jì)數(shù)器加1。

當(dāng)CLK_D_value>CLK_Window時(shí),，計(jì)數(shù)器減1,時(shí)間節(jié)拍計(jì)數(shù)器加1,。

上升沿計(jì)數(shù)邏輯中計(jì)數(shù)器的計(jì)數(shù)值為256us時(shí)間段內(nèi)輸入隨機(jī)序列上升沿個(gè)數(shù)。

四,、 系統(tǒng)控制邏輯

控制邏輯包括延遲控制邏輯和統(tǒng)計(jì)計(jì)數(shù)邏輯部分和統(tǒng)計(jì)數(shù)據(jù)傳送邏輯部分,。

系統(tǒng)控制邏輯框圖如圖3所示。

圖3系統(tǒng)控制邏輯框圖

脈沖信號(hào)被延遲控制邏輯處理之后將相應(yīng)的觸發(fā)信號(hào)（處理后的脈沖信號(hào)）作為脈沖計(jì)數(shù)邏輯的觸發(fā)信號(hào)及將脈沖計(jì)數(shù)邏輯采集的時(shí)間窗內(nèi)脈沖個(gè)數(shù)存入相應(yīng)的內(nèi)存地址,，其計(jì)數(shù)器連接在內(nèi)存模塊的地址總線上,，每觸發(fā)一次相應(yīng)地址上的計(jì)數(shù)器加1,。測(cè)量結(jié)束時(shí)，將內(nèi)存中的數(shù)據(jù)傳送至串口數(shù)據(jù)整理邏輯,，其會(huì)按照8位數(shù)據(jù)多次發(fā)送給串口控制模塊,，然后傳輸至PC機(jī)。

總計(jì)數(shù)統(tǒng)計(jì)邏輯則是通過(guò)統(tǒng)計(jì)得到脈沖信號(hào)總計(jì)數(shù)和預(yù)延遲與長(zhǎng)延遲的總計(jì)數(shù),，然后傳輸?shù)酱跀?shù)據(jù)整理邏輯,，進(jìn)行相應(yīng)處理。

發(fā)送統(tǒng)計(jì)邏輯框圖如圖4所示,。

圖4發(fā)送控制邏輯框圖

信號(hào)說(shuō)明：

Tx_Test信號(hào)為PC指令解析邏輯解析的傳送數(shù)據(jù)指令,，脈沖信號(hào)，高電平有效,。

Complete_Tx信號(hào)為串口發(fā)送邏輯返回的發(fā)送數(shù)據(jù)完成信號(hào),。

當(dāng)檢測(cè)到Tx_Test為高電平時(shí)，發(fā)送控制邏輯通過(guò)改變MUX_SEL的電平來(lái)分別將兩組統(tǒng)計(jì)計(jì)數(shù)器的結(jié)果鎖存,，然后將發(fā)送邏輯的使能信號(hào)Tx_En拉高,，使能串口發(fā)送模塊。

五,、 總結(jié)

上述論述了邏輯設(shè)計(jì)部分的主要邏輯模塊,，其他邏輯模塊不在論述。

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