系統(tǒng)規(guī)格：

系統(tǒng)采用緊湊的架構(gòu),，包括如下幾個(gè)部分：

1.采集模塊：

?倍增管采集模塊,，集成4通道12bit1GSPSADC。
?采集模塊板載1GBDDR內(nèi)存,。
?采用高精度的時(shí)鐘源,。
?上位主控計(jì)算機(jī)，通過USB控制各個(gè)采集系統(tǒng),，并從采集系統(tǒng)中讀取每通道的采集數(shù)據(jù),。

2.2x2H8500位置能量簡化讀出和處理電路模塊（采用SCDC法）

?1級(jí)簡化讀出模塊。
?局域區(qū)選擇電路模塊,。
?2級(jí)簡化阻抗電路模塊,。

3.位置-能量檢出以及成像算法模塊

系統(tǒng)整體架構(gòu)如下：

關(guān)于2x2H8500位置能量簡化讀出和處理電路模塊實(shí)現(xiàn)方案：

針對(duì)H8500的64個(gè)分立陽極信號(hào),如果采取逐個(gè)陽極信號(hào)的讀出方法,讀出電路將非常復(fù)雜，后續(xù)的信號(hào)處理與采集系統(tǒng)也將變得十分龐大且昂貴,因此,簡化其位置信號(hào)讀出方法就變得很重要,。目前,多陽極PSPMT有兩種簡化的位置讀出方法:

1.一種是基于電阻鏈電荷分除方法的無源電阻網(wǎng)絡(luò),被稱為離散位置讀出電路(DPC）

2.另一種是將陽極收集來的電荷平均地分配到X和Y兩個(gè)電阻網(wǎng)絡(luò),稱為均衡電荷分配電路(SCDC),。

我們首先分析一下兩種讀出電路的優(yōu)缺點(diǎn),，并著重采用SCDC法來實(shí)現(xiàn)本項(xiàng)目，并在SCDC中加入了局域重心(TCOG)的定位方法,，進(jìn)一步簡化讀出電路,。

DPC讀出方法的實(shí)現(xiàn)：



DPC是基于單絲正比計(jì)數(shù)器的直角位置運(yùn)算法發(fā)展起來的一個(gè)網(wǎng)絡(luò)式電阻串結(jié)構(gòu)。實(shí)際應(yīng)用中多陽極PSPMT的每個(gè)陽極都有相應(yīng)的光電信號(hào)輸出,這些光電信號(hào)通過DPC電橋電阻網(wǎng)絡(luò)輸出A,B,C和D4個(gè)方向的電流信號(hào),經(jīng)過放大器放大后進(jìn)行處理,。

DPC電阻網(wǎng)絡(luò)實(shí)現(xiàn)如上圖

入射光子的位置由下式求得:

X=（(VA+VB)-(VC+VD)）/（VA+VB+VC+VD）

Y=（(VA+VD)-(VC+VB)）/（VA+VD+VC+VB）

這種方法的優(yōu)點(diǎn)是:前端讀出電路結(jié)構(gòu)簡單,需要的讀出通道少(只有4路輸出),使得后端的信號(hào)采集與處理比較容易,整套系統(tǒng)的讀出成本比較低,。但是這種讀出方法存在的問題是:靠近探測器的邊緣區(qū)域,由于重心法定位引起的壓縮效應(yīng)非常明顯,導(dǎo)致探測器的可使用面積極大地減小。

SCDC讀出方法實(shí)現(xiàn)

與DPC電橋讀出法不同,SCDC讀出法是將陽極收集來的電荷均衡地分配到X和Y方向的兩個(gè)電阻網(wǎng)絡(luò)上,稱為X和Y網(wǎng)絡(luò),。X和Y網(wǎng)絡(luò)各有8個(gè)讀出通道,共計(jì)16個(gè)讀出通道,。

該讀出法雖然可把64個(gè)分立陽極信號(hào)簡化為16路讀出,但16路讀出仍然較多,不易處理,還需進(jìn)一步的優(yōu)化與簡化。

均衡電荷分配讀出的二維電阻網(wǎng)絡(luò)

前述SCDC網(wǎng)絡(luò)簡化后的16路讀出,其進(jìn)一步簡化是通過對(duì)后續(xù)信號(hào)處理電路的優(yōu)化來實(shí)現(xiàn)的,。具體設(shè)計(jì)方法是:通過TCOG法來對(duì)讀出電路進(jìn)行優(yōu)化,。其核心是通過一個(gè)減法電路來實(shí)現(xiàn)局域區(qū)的選擇,去除那些遠(yuǎn)離射線入射區(qū)域的噪聲信號(hào)影響,達(dá)到提高定位精度的目的；然后再利用阻抗電橋電路,把16路讀出簡化為4路輸出,。下圖給出了X方向阻抗電橋電路,8路讀出簡化為X+和X-兩路輸出;同理,Y方向也通過與X方向類似的阻抗電橋電路處理,。

在阻抗電橋讀出電路中,每一路通道經(jīng)一對(duì)定位電阻與后端相應(yīng)的放大器和反饋電阻構(gòu)成兩個(gè)反向放大回路,信號(hào)按照通道所對(duì)應(yīng)的位置以相應(yīng)的放大倍數(shù)分送到X+和X-輸出。定位電阻RAn和RBn需要滿足總的電壓放大倍數(shù)為恒定值,設(shè)R為所有通道中阻值大的電阻(即RA1),N為總的讀出通道數(shù),n為通道號(hào),G為期望的大電阻與小電阻的比值;定位電阻的計(jì)算公式如下:

RAn=R/((n+1)*(G-1)/(N-1)+1)

RBn=R/((N-n)*(G-1)/(N-1)+1)

后,定位測量由以下公式算出:

X=((X+)-(X-))/((X+)+(X-))

Y=((Y+)-(Y-))/((Y+)+(Y-))

簡化讀出電路設(shè)計(jì),，SCD具體分三級(jí)實(shí)現(xiàn)：用兩級(jí)電路簡化讀出信號(hào)的通道數(shù),，并在兩級(jí)簡化間加入局域重心法定位的區(qū)域選擇電路，以去除噪聲及其它干擾,，提高定位精度及線性度,。2×2陣列的1個(gè)H8500共有64個(gè)陽極信號(hào)輸出，經(jīng)三級(jí)處理后,，終輸出四路位置信號(hào)和一路觸發(fā)信號(hào),，供后端的數(shù)據(jù)獲取系統(tǒng)處理，極大地降低后續(xù)數(shù)據(jù)獲取系的復(fù)雜性,。

1.級(jí)簡化的讀出電阻網(wǎng)絡(luò)電路

該電阻網(wǎng)絡(luò)電路的設(shè)計(jì)基于均衡電荷分配,，將H8500輸出的64個(gè)分離陽極的電荷平

均分配到X和Y電阻網(wǎng)絡(luò)上分別讀出X和Y網(wǎng)絡(luò)；經(jīng)獨(dú)立的前級(jí)放大后輸出,，前級(jí)放大器采用電壓靈敏放大器,，反饋電阻上并聯(lián)一個(gè)高通濾波電容以降低高頻噪聲的影響。

前級(jí)放大電路如下：

采用高速極低噪聲運(yùn)放實(shí)現(xiàn),。

2.局域區(qū)選擇電路TCOG

采用局域重心定位,，對(duì)上一級(jí)簡化輸出的X和Y信號(hào)進(jìn)行優(yōu)化處理，是用一個(gè)減法電路實(shí)現(xiàn)局域區(qū)的選擇,。具體設(shè)計(jì)方案是：設(shè)定一個(gè)閾值,，低于閾值的信號(hào)即為噪聲，

高于閾值者方為有效信號(hào),，閾值以與噪聲的平均值相當(dāng)為宜,。根據(jù)重心定位原理,，此法能大大降低噪聲對(duì)定位精度的影響且能有效降低邊沿壓縮效應(yīng)。電路為可調(diào)比例的反向鉗位減法電路,，將一個(gè)方向上各通道信號(hào)加和后取一個(gè)適當(dāng)?shù)谋壤?，分別做反向模擬加法運(yùn)算到各通道中，幅度<0的信號(hào)被鉗位電路屏蔽掉,，只輸出幅度>0的信號(hào),。另外，各通道信號(hào)加和后得到的信號(hào)同時(shí)做后級(jí)放大后作為一路觸發(fā)信號(hào)輸出,。

TCOG實(shí)現(xiàn)原理

3.第二級(jí)簡化的阻抗電橋電路

該級(jí)簡化電路的設(shè)計(jì)采用常規(guī)的阻抗電橋電路,，對(duì)上一級(jí)電路輸出的X和Y方向上各路讀出簡化為4路輸出。多路讀出簡化為Y+和Y–,，X+和X-,。

X方向上的電路阻抗電橋電路



經(jīng)過試驗(yàn)測試，DPC讀出電路,其定位有顯著的非線性和壓縮效應(yīng);而配備SCDC讀出電路,其定位的非線性和壓縮效應(yīng)得到明顯改善,更加接近陣列晶體真實(shí)的幾何排列,。DPC讀出電路相對(duì)于SCDC讀出電路的定位壓縮接近20%,SCDC讀出結(jié)合TCOG法能顯著改善探測器的位置分辨和成像性能,。

所以我們采用SCDC讀出電路來完成本項(xiàng)目。

成像算法的實(shí)現(xiàn)：

算法的核心是能量的精確檢測,。并采用自適應(yīng)數(shù)字補(bǔ)償算法,，去除光電倍增管交叉區(qū)域的相互干擾。

后采用成像算法,，在計(jì)算機(jī)上顯示圖像：

采集系統(tǒng)有如下部分組成：

1．采集模塊，每塊采集模塊集成4通道1GSPS12bitADC,，每通道儲(chǔ)存空間為512Msample,，總共2GB儲(chǔ)存空間，支持用戶FPGA開發(fā),。

2．1塊同步時(shí)鐘/觸發(fā)模塊,，接收系統(tǒng)基準(zhǔn)時(shí)鐘和觸發(fā)控制信號(hào)，以及校準(zhǔn)信號(hào),。

3．1主控模塊,，負(fù)責(zé)接收上位機(jī)的控制命令以及上傳采集數(shù)據(jù)。

采集系統(tǒng)采用多通道同步采集機(jī)制,，各個(gè)通道使用嚴(yán)格的同步管理系統(tǒng),。

采用多通道同步采集遇到的問題和解決方案：

首先要保證多通道的時(shí)鐘嚴(yán)格同步以及每通道的模擬電路以及每個(gè)ADC的工作狀態(tài)一致性。在輸入一個(gè)脈沖信號(hào)時(shí),，多通道系統(tǒng)有如下誤差,，如下圖所示:

多個(gè)通道的采集誤差主要由模擬電路以及不同ADC芯片的clkslew，gainerror以及offseterror組成,，這些誤差的引入,，如果輸入的脈沖信號(hào),，并要檢測其相對(duì)位置，首先要檢測峰值或半峰值,，這些誤差都會(huì)引起峰值電路的誤判（半峰/全峰值檢測均是如此）,。盡管我們在設(shè)計(jì)硬件電路以及PCB設(shè)計(jì)會(huì)盡量考慮以上問題，如同源的時(shí)鐘分布以及相同的走線,；多個(gè)ADC公用精準(zhǔn)的外部參考電壓源等等,，但不幸的是，這些設(shè)計(jì)改進(jìn)并不能完全消除這些由模擬器件本身的固有特性引起的誤差,，這些誤差是隨機(jī)的,，也隨溫度變化而變化的。

因此,，動(dòng)態(tài)校正電路以及自適應(yīng)的數(shù)字后補(bǔ)償算法是必不可少的解決方案,。

校正功能實(shí)現(xiàn)原理如下：

校正功能有校正電路和FPGA算法部分組成，校正電路由高精度低速DAC,，參考源,，濾波器和時(shí)鐘相位微調(diào)芯片組成。FPGA算法核心為參數(shù)估計(jì)自適應(yīng)算法和校正參數(shù)邏輯組成,。校正目標(biāo)為設(shè)置一個(gè)基準(zhǔn)通道,，其他2個(gè)通道的時(shí)鐘相位以及gain和offset向該基準(zhǔn)通道標(biāo)定。該方法不能校準(zhǔn)每通道ADC的絕對(duì)精度,，而只是每通道的個(gè)參數(shù)一致,，這對(duì)測量每通道采集數(shù)據(jù)的相對(duì)相位是足夠了！

校準(zhǔn)信號(hào)為A*sin（ω*t+φ）+B;

CH0采到的信號(hào)為A0*sin（ω*t+φ0）+B0;

CH1采到的信號(hào)為A1*sin（ω*t+φ1）+B1;

CH2采到的信號(hào)為A2*sin（ω*t+φ2）+B2;

通過迭代法解線性方程組,，當(dāng)方程收斂時(shí),，分別能得到每個(gè)通道的參數(shù)，通過計(jì)算每個(gè)通道的同基準(zhǔn)誤差,，來調(diào)節(jié)clkphase以及gain和offset來后是3個(gè)通道工作一致,。

Clk的phase通過專業(yè)的時(shí)鐘調(diào)節(jié)芯片來進(jìn)行調(diào)節(jié)。精度step為1ps-500fs,，范圍可以為+/-500ps,，足夠調(diào)節(jié)。

同步時(shí)鐘的傳輸和Clockjitter的消除：

雖然有自適應(yīng)校正來校正clk的傳輸相對(duì)延遲,，但在電路設(shè)計(jì)時(shí)也要保證clk的小相對(duì)傳輸延遲和自身的clockjitter,！

對(duì)于整個(gè)多通道采集系統(tǒng)，時(shí)鐘信號(hào)傳輸如下圖所示：

在所有傳輸過程中,，均使用等長的傳輸線連接,，基準(zhǔn)時(shí)鐘為10MHz。采用低頻的基準(zhǔn)時(shí)鐘有助于減少干擾和傳輸中時(shí)鐘的jitter,。在采集模塊及ADC輸入信號(hào)端,，我們采用zerodelay時(shí)鐘發(fā)生器進(jìn)行基準(zhǔn)時(shí)鐘和每個(gè)ADC采集時(shí)鐘的相位同步,，其zerodelaypll如下圖所示：

通過自動(dòng)調(diào)節(jié)芯片內(nèi)部的延遲來達(dá)到輸出時(shí)鐘和參考時(shí)鐘的相位一致性。

沒有進(jìn)行zerodelay補(bǔ)償?shù)臅r(shí)鐘輸入/輸出相位誤差約為664ps,，這個(gè)誤差是一個(gè)范圍,，可能在0-644ps中隨機(jī)出現(xiàn)！經(jīng)過zerodelay補(bǔ)償?shù)南辔徽`差如下圖：

其不確定的相位誤差可以控制在22ps以內(nèi),，相當(dāng)于5GHz/200ps的10%,，殘余的誤差再通過校準(zhǔn)算法已經(jīng)軟件進(jìn)行補(bǔ)償。

對(duì)于clockjitter的消除：

該方案中采用溫度補(bǔ)償晶體TCXO以及業(yè)內(nèi)頂級(jí)的JittercleaningCLKGenerator芯片來保證clock的穩(wěn)定性,，Clockjitter的消除以及極低的Phasenoise,。

在寬溫工作環(huán)境下，普通的晶體隨著工作溫度的變化,，晶體的穩(wěn)定度和頻率都會(huì)發(fā)生改變,，為解決該問題，我們在設(shè)計(jì)中基準(zhǔn)晶體選用恒溫晶體OCXO,該晶體具有業(yè)內(nèi)領(lǐng)先的溫度穩(wěn)定性,，在寬溫工作環(huán)境下不會(huì)超過+/-1ppm,，其溫度測試性能如下：

對(duì)于時(shí)鐘芯片的選擇，也是基于同樣的考慮,，集成高精度高穩(wěn)定的VCO,，具有Jittercleaning功能和clkphaseadj功能。通常,，jitter由ADC本身的jitter和CLKjitter組成,，各自的RMS再組成總jitter的RMS：

總jitter的RMS會(huì)在采集系統(tǒng)中產(chǎn)生白噪聲，其關(guān)系如下：

采集系統(tǒng)的總

采用本時(shí)鐘解決方案,，其總的clockjitter在系統(tǒng)中完全能做到<350ps,。在忽略信號(hào)noise，DNL等情況下,，fin和clockjitter有如下關(guān)系：

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