采集系統(tǒng)規(guī)格：

系統(tǒng)采用基于PCIEx8的采集系統(tǒng),，包括如下幾個(gè)部分：

1．14bit400MSPSADC,，一塊卡中集成6通道。采樣率可以通過軟件設(shè)置,。
2．低噪聲模擬前端,，支持+/-5V~+/-200mV信號(hào)輸入,，1MΩ/50Ω阻抗可選。
3．板載1024MBDDR內(nèi)存,。
4．優(yōu)化的PCIexpressx8傳輸接口,，支持1200MB/s的連續(xù)傳輸速率。
5．8個(gè)可編程GPIO，可用于系統(tǒng)控制,。
6．高穩(wěn)定度,，超低低抖動(dòng)時(shí)鐘發(fā)生器。
7．低噪聲電源設(shè)計(jì),。
8．板載高精度校準(zhǔn)電路及時(shí)鐘相位調(diào)節(jié)電路,。
9．板載XilinxXC5VSX95TFPGA，全開放的FPGA邏輯資源,，支持用戶自定義邏輯開發(fā),。
10．提過擴(kuò)展總線接口，包括LVTTLIO和高速rapidIO接口,，方便用戶擴(kuò)展應(yīng)用,；可以設(shè)計(jì)擴(kuò)展板直接扣在采集卡母板上。
11．提供完整的FPGA開發(fā)工程,，包括PCIe，DDRcontroller,，ADCinterface等IPcore,。
12．提供windows下的驅(qū)動(dòng)程序以及API函數(shù)，SDK開發(fā)包,。

系統(tǒng)整體框圖如下：

6通道同步采集的精確控制：

1．首先要保證6通道的時(shí)鐘嚴(yán)格同步以及每通道的模擬電路以及每個(gè)ADC的工作狀態(tài)一致性,。如下圖所示:

6個(gè)通道的采集誤差主要由模擬電路以及不同ADC芯片的clkslew，gainerror以及offseterror組成,。盡管我們?cè)谠O(shè)計(jì)硬件電路以及PCB設(shè)計(jì)會(huì)盡量考慮以上問題,，如同源的時(shí)鐘分布以及相同的走線；6個(gè)ADC公用精準(zhǔn)的外部參考電壓源等等,，但不幸的是,，這些設(shè)計(jì)改進(jìn)并不能完全消除這些由模擬器件本身的固有特性引起的誤差，這些誤差是隨機(jī)的,，也隨溫度變化而變化的,。

因此，動(dòng)態(tài)校正電路以及自適應(yīng)的數(shù)字后補(bǔ)償算法是必不可少的解決方案,。

校正功能實(shí)現(xiàn)原理如下：

校正功能有校正電路和FPGA算法部分組成,，校正電路由高精度低速DAC，參考源,，濾波器和時(shí)鐘相位微調(diào)芯片組成,。FPGA算法核心為參數(shù)估計(jì)自適應(yīng)算法和校正參數(shù)邏輯組成。校正目標(biāo)為設(shè)置一個(gè)基準(zhǔn)通道,，其他5個(gè)通道的時(shí)鐘相位以及gain和offset向該基準(zhǔn)通道標(biāo)定,。該方法不能校準(zhǔn)每通道ADC的絕對(duì)精度，而只是每通道的個(gè)參數(shù)一致，這對(duì)測(cè)量每通道采集數(shù)據(jù)的相對(duì)相位是足夠了,！

校準(zhǔn)信號(hào)為A*sin（ω*t+φ）+B;

CH0采到的信號(hào)為A0*sin（ω*t+φ0）+B0;

CH1采到的信號(hào)為A1*sin（ω*t+φ1）+B1;

CH2采到的信號(hào)為A2*sin（ω*t+φ2）+B2;

CH3采到的信號(hào)為A3*sin（ω*t+φ3）+B3;

CH4采到的信號(hào)為A4*sin（ω*t+φ4）+B4;

CH5采到的信號(hào)為A5*sin（ω*t+φ5）+B5;

通過迭代法解線性方程組,，當(dāng)方程收斂時(shí)，分別能得到每個(gè)通道的參數(shù),，通過計(jì)算每個(gè)通道的同基準(zhǔn)誤差,，來調(diào)節(jié)clkphase以及gain和offset來后是6個(gè)通道工作一致。

2．為了準(zhǔn)確的采集,，采集系統(tǒng)的信噪比SNR必須得到保證,。影響采集精度的主要要素有以下幾點(diǎn)：

量化誤差。

Clockjitter和ADCjitter,。

數(shù)字以及電源干擾

量化精度的提高：

對(duì)于量化誤差對(duì)采集系統(tǒng)的影響,，我們?cè)谠撓到y(tǒng)中選用14bit的ADC，理論

Clockjitter的消除：

該方案中采用溫度補(bǔ)償晶體TCXO以及業(yè)內(nèi)頂級(jí)的JittercleaningCLKGenerator芯片來保證clock的穩(wěn)定性,，Clockjitter的消除以及極低的Phasenoise,。

在寬溫工作環(huán)境下，普通的晶體隨著工作溫度的變化,，晶體的穩(wěn)定度和頻率都會(huì)發(fā)生改變,，為解決該問題，我們?cè)谠O(shè)計(jì)中選用epson公司的TCXO,，該晶體具有業(yè)內(nèi)領(lǐng)先的溫度穩(wěn)定性,，在寬溫工作環(huán)境下不會(huì)超過+/-2ppm，其溫度測(cè)試性能如下：

對(duì)于時(shí)鐘芯片的選擇,，也是基于同樣的考慮,，集成高精度高穩(wěn)定的VCO，具有Jittercleaning功能和clkphaseadj功能,。通常,，jitter由ADC本身的jitter和CLKjitter組成，各自的RMS再組成總jitter的RMS：

總jitter的RMS會(huì)在采集系統(tǒng)中產(chǎn)生白噪聲,，其關(guān)系如下：

采集系統(tǒng)的總和

采用本時(shí)鐘解決方案,，其總的clockjitter在系統(tǒng)中完全能做到<1ps。在忽略信號(hào)noise,，DNL等情況下,，fin和clockjitter有如下關(guān)系：

系統(tǒng)電源干擾的解決方案：

1．電源抑制(PSR)是采集系統(tǒng)的比較重要的指標(biāo)，高的PSR能擬制電源上的CML共模噪聲,，該方案中選用的ADC具有80dB以上的電源擬制比,。

2.有效的數(shù)字-模擬電源隔離和濾波電路。本方案中采用PICOR的專業(yè)有源EMI濾波器,，能在電源上產(chǎn)生65dB的共模制比和80dB的差模擬制比,，遠(yuǎn)遠(yuǎn)高于通用的磁珠等EMI濾波效果。

3．合理的PCB布線和接地

價(jià)格：不含增值稅終價(jià)13.6萬/張

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